동영상강좌

강의개요

디지털 회로 설계 중 standard cell을 기반으로 하는 비교적 큰 규모의 집적회로 (ex. VLSI)에 대한 RTL-to-GDSII 설계 단계에 대한 강의를 진행한다. 논리 설계를 통해 완성된 HDL 형식의 디지털 회로(RTL)에서 시작하여 합성 (synthesis), 배치 및 배선 (place & route, P&R), 최종 분석 (analysis) 까지 진행되는 일련의 과정에 대해 전반적으로 다룬다.

사전지식

논리회로, MOSFET transistor 동작원리, Linux 사용법

참고사항

강의자료는 제공하지 않습니다.

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강의시간	강사(이름/직급/소속)	내용	보기	조회수
4h 55m	박희천 조교수(UNIST)	○ Introduction: VLSI, CAD ○ Introduction: RTL-to-GDS ○ Synthesis ○ Floorplan ○ Placement (1)		123
5h 20m	박희천 조교수(UNIST)	○ Placement (2) ○ CTS ○ Routing (1) ○ Routing (2) ○ Analysis		30

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