| 강의제목 | [IDEC 제작강좌] VCS와Verdi를 이용한 Simulation및Verification | ||||||||||||||||||||||
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| 구분 | 본센터 / Tool강좌 / 초급 / 이론+실습 | ||||||||||||||||||||||
| 강의시간 | 3시간 | 열람기간 | 7일 | ||||||||||||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | ||||||||||||||||||||
강의개요VCS, Verdi 툴을 이용한 공정사 라이브러리의 시뮬레이션과 간단한 디자인에 대한 시뮬레이션 및 검증을 통해서 업계에서 유용한 실무 기술을 익힙니다. 초심자의 눈높이에 맞추어 이론과 실습을 진행합니다. 사전지식Verilog 참고사항[강의 목표] ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
1.Verilog-HDL_Simulation.v1.pdf |
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