SystemVerilog를 이용하여 회로 설계를 검증할 수 있다.
1. Verification methodologies
2. Transaction-level modeling
3. Constrained random verification
4. Coverage-driven verification
사전지식
Verilog
참고사항
-2024년 2월에 진행한 강좌의 줌(ZOOM) 중계화면 녹화본입니다.
-강의자료는 제공하지 않습니다.
-강의 중간 실습부분은 공백이 있으니 참고바랍니다.
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강의시간
강사(이름/직급/소속)
내용
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조회수
3h 12m
이중희 부교수(고려대)
○ Verification methodologies
○ Verification guidelines
○ Data types
31
3h 25m
이중희 부교수(고려대)
○ Procedural statements and routines
○ Basic OOP
○ Connecting the Testbench and Design
○ Randomization
9
3h 19m
이중희 부교수(고려대)
○ Threads and Interprocess Communication
○ Advanced OOP and Guidelines
○ Functional Coverage
○ Advanced Interfaces
