동영상강좌

강의개요

디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행합니다. 기존의 Front-End 강좌에 새롭게 추가될 칩 테스트 내용을 위하여 LQFP 패키지 소켓 기반의 칩 테스트 보드를 가지고 실습하게 될 예정입니다. 아두이노 나노가 실장되어 있는 보드에 아두이노 IDE를 연동하여 테스트 하는 방법을 소개하겠습니다.

사전지식

디지털 논리회로, Verilog Language

참고사항

2021년 7월 5~9일 IDEC 본센터에서 진행한 강좌 녹화분입니다. 기술적인 문제로 인해 4일차 오후 강좌가 누락된 점 양해 부탁드립니다.

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강의시간	강사(이름/직급/소속)	내용	보기	조회수
14m	선혜승 연구원 (IDEC)	1일차 1: 실습 환경 소개		13
8m	선혜승 연구원 (IDEC)	1일차 2: Lab) 디자인 소개 및 실습 환경 소개, FUNCTION Sim		7
46m	선혜승 연구원 (IDEC)	1일차 3: Lab) 디자인 소개 및 실습 환경 소개, FUNCTION Sim		6
19m	선혜승 연구원 (IDEC)	1일차 4: Lab) 디자인 소개 및 실습 환경 소개, FUNCTION Sim		1
29m	선혜승 연구원 (IDEC)	1일차 5: Lab) 디자인 소개 및 FUNCTION Sim, Verdi 소개		1
20m	선혜승 연구원 (IDEC)	1일차 6: 강의) 합성 소개		7
53m	선혜승 연구원 (IDEC)	1일차 7: 강의) 합성 환경 설정, 디자인 저장		8
30m	선혜승 연구원 (IDEC)	2일차 1: 강의) Design and Library Objects		7
58m	선혜승 연구원 (IDEC)	2일차 2: 강의) Area and Timing Constraints		10
18m	선혜승 연구원 (IDEC)	2일차 3: 강의) Timing Constraints		10
51m	선혜승 연구원 (IDEC)	2일차 4: 강의) Timing Constraints		7
41m	선혜승 연구원 (IDEC)	2일차 5: 강의) Environmental Attributes		3
1h 51m	선혜승 연구원 (IDEC)	2일차 6: Lab) 합성		7
44m	선혜승 연구원 (IDEC)	3일차 1: Lab) 합성		3
1h 10m	선혜승 연구원 (IDEC)	3일차 2: 강의) Partitioning, Advanced constraints, 2-pass compile		4
40m	선혜승 연구원 (IDEC)	3일차 3: 강의) Timing 분석, Advanced constraints, 2-pass compile		1
39m	선혜승 연구원 (IDEC)	3일차 4: 강의) Multi Clock, 합성 후 출력 데이터		1
3m	선혜승 연구원 (IDEC)	3일차 5: 실습) 합성		0
56m	선혜승 연구원 (IDEC)	3일차 6: 실습) formality		5
37m	선혜승 연구원 (IDEC)	3일차 7: 실습) Primetime		3
47m	선혜승 연구원 (IDEC)	3일차 8: 실습) Pre-layout simlation, Post-layout simulation, Verdi wave comparing		2
1h 13m	노승수 소장(Uxfactory)	4일차 1: 칩테스트		0
1h 31m	김연태 연구원 (IDEC)	5일차 1		14
1h 57m	김연태 연구원 (IDEC)	5일차 2		5
42m	김연태 연구원 (IDEC)	5일차 3		0
44m	김연태 연구원 (IDEC)	5일차 4		0

담당자 연락처

• 담당자 : 전우숙
• 연락처 : 042-350-4425
• 이메일 : mayj@kaist.ac.kr

1-1.MPW설계교육_이론_웹게시용.pdf

2.Chip Test_IDEC_노승수.pdf

3-1&2.연구원강좌_LAYOUT_lab_2021.pdf