| IP명 | High frequency clock tree 에 적합한 4 phase correction circuit | ||
|---|---|---|---|
| Category | Analog | Application | DCC/CDR/SERDES |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.1V |
| IP유형 | Hard IP | 동작속도 | 1G-6GHz |
| 검증단계 | Silicon | 참여공정 | SS65-1502 |
| IP개요 | DRAM application 에서 Clock frequency를 높이지 않고 대역폭을 만족시키기 위한 방법으로서 4 phase 를 사용한다. 이 때, 4 phase 간의 phase error와 duty error 를 보정 해 주는 회로이다. SERDES 시스템에 활용되는 회로. |
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- 레이아웃 사진 -
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