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다양한 배터리 기반의 휴대기기 사용이 급속하게 증가함에 따라 전력 관리용 칩인 PMIC (power management IC)의 중요성이 대두 되고 있다. 이러한 PMIC는 휴대용 전자기기에 전력을 공급하고 전원을 관리하는 회로로서 대표적인 전력 관리회로는 스위칭 정류기(switching regulator)와 선형 정류기(linear regulator) 두 가지로 구분된다. 이중에 선형 정류기인 low-dropout(LDO) 정류기는 스위치 정류기에 비해 효율이 떨어지지만 노이즈 특성이 좋기 때문에 RF 회로와 같은 노이즈에 민감한 블록의 전원 전압 구성으로 많이 사용한다. 최근 시스템 칩 (system -on-chip, SoC)의 경향에 따라 LDO 등의 전원 회로도 외부 핀 절약과 시스템 성능향상을 위해 칩에 내장되는 추세에 있다. 칩 내부에 LDO를 내장하면 기존에 외부에 LDO를 장착하는 기술에 비해 시스템 크기와 노이즈 발생 요인을 감소시키고, 전압변동률의 감소 및 부하의 과도현상으로 인한 전압 스파이크를 제거할 수 있다. 이것을 해결하기 위해 전형적인 Miller 보상법을 사용하여 안정성을 보장하게 되면 칩 내부에 큰 커패시터를 사용하기 때문에 구동하기 위한 전류가 증가하고 칩 크기가 커지는 문제점이 발생한다. 본 설계에서는 최대 100mA 정도의 부하전류가 요구되기 때문에 이를 목표로 하여 외부 커패시터를 달지 않고 위 문제들을 해결하고, 칩 내에 적은 커패시터를 내장하여 안정도를 확보한 LDO 설계방법을 제안한다. 또한 PSRR을 향상시키기 위해 2단 오차 증폭기와 PMOS 구동 단을 이용하여 전체 3단을 구성함으로써 이득을 높이되, 전체 시스템의 안정도를 확보하는 주파수 보상 기술을 제안 한다. |
