| IP명 | multi-channel high-speed serial link | ||
|---|---|---|---|
| Category | Analog | Application | serial link |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 10GHz |
| 검증단계 | Silicon | 참여공정 | SS65-1403 |
| IP개요 | 본 설계는 IDEC MPW(삼성 65nm)를 이용하여 memory interface, optical interface 등 에 사용가능한 multi-chanel high-sped serial link를 설계하는 것을 목표로 한다. High-sped serial link는 송신기와 수신기 각각이 frequency multiplication과 clock recovery를 위한 phase locked-lop (PL) 또는 delay locked-lop (DL)이 필요하며, chanel의 손실을 보상하기 위한 FIR filter 또는 equalization technique이 요구된 다. Multi-chanel의 경우 chanel간의 skew와 mismatch 등으로 인하여 각 chanel별 로 delay를 조절할 수 있는 장치와 ofset controler가 추가로 필요하다. chanel의 수가 늘어날수록 data 전송속도 당 power consumption과 면적은 증가하게 되어, chanel의 수의 확장을 통한 전송속도의 증가는 한계를 가지고 있다. 또한 analog circuit과 pasive 소자를 이용한 기존의 ofset cancelation 및 equalization 방법 은 noise에 취약하거나 넓은 면적을 필요하기 때문에 전체 system의 성능을 제한한다. 본 설계에서는 clock chanel이 따로 존재하는 multi-chanel serial link에 적합한, low power consumption, smal area를 갖는, 구조를 제안한다. |
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- 레이아웃 사진 -
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