| IP명 | A fully-integrated ADPLL(All Digital Phase Locked Loops) for IEEE 802.11g | ||
|---|---|---|---|
| Category | Analog | Application | 통신 |
| 실설계면적 | 3.8㎛ X 3.8㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 5GHz |
| 검증단계 | Simulation | 참여공정 | MS180-1404 |
| IP개요 | 본 연구는 IEEE 802.11g 규격을 만족하는 RF Transceiver의 구성요소 중 하나인 PLL을 ADPLL 방식으로 설계 및 제작을 하고자한다. IEEE 802.11g는 현재 주로 쓰이는 유선 LAN 형태인 이더넷의 단점을 보완하기 위해 고안된 기술로, 이더넷 네트워크의 말단에 위치해 필요 없는 배선 작업과 유지관리 비용을 최소화하기위해 널리 쓰이고 있다. IEEE 802.11g는 현재 WLAN(Wireless Local Area Network)의 무선 네트워크 기술로서 적외선 신호나 ISM 대역인 2.4GHz 대역 전파를 사용해 데이터를 주고받으며 여러 기기가 함께 네트워크를 참여할 수 있도록 한다. 본 연구에서 설계하고자 하는 PLL의 경우 IEEE 802.11g 규격을 만족하는 RF Transceiver 내부의 frequency synthesizer로의 역할을 수행하게 된다. PLL은 크게 Analog PLL 과 Digital PLL로 나눌 수 있으며 Analog PLL 중 대표적인 Analog Charge Pump PLL의 경우 공정이 발달하고 공급전압이 낮아짐에 따라 VCO의 이득이 증가하고 Charge Pump 회로와 Loop filter capacitor의 누설 전류가 증가하기 때문에 Clock Jitter 값을 감소시키거나 유지하는데 어려움이 있다. 따라서 높은 최대 동작 주파수를 유지하면서 넓은 동작 주파수 영역을 가지는 DCO를 이용한 All Digital PLL을 만들기 위해 ADPLL의 clock jitter를 작게 유지할 수 있는 회로의 개발이 필요하다. 본 연구목표인 PLL은 1.6GHz로 동작하게 되는데 RF Transceiver의 동작이 2.4GHz 대역으로서 2.4GHz의 2/3배인 1.6GHz와 1/3배인 800MHz 출력 주파수를 System 내의 다른 구성 요소에 공급하게 된다. 기본적으로 ADPLL(All Digital PLL)을 만들기 위해서는 DCO, Reference 회로, Phase Frequency Detector(PFD), Digital loop filter와 같은 block이 필요하다. |
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- 레이아웃 사진 -
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