| IP명 | 4-PAM transceiver | ||
|---|---|---|---|
| Category | Mixed | Application | 통신 |
| 실설계면적 | 2.35㎛ X 2.35㎛ | 공급 전압 | 1.1/3.3V |
| IP유형 | Hard IP | 동작속도 | 2.5GHz |
| 검증단계 | Simulation | 참여공정 | DB110-1402 |
| IP개요 | 최근 CMOS 공정 기술의 발달로 하나의 chip으로 처리할 수 있는 data의 양이 비약적으로 증가함에 따라 chip, board, 혹은 system이 처리할 수 있는 data의 양이 증가하였고, 자연히 module 간 interface를 통하는 data의 양이 급격하게 증가하게 되었다. 이에 따라 전체 system의 원활한 동작을 위해서는 매우 빠른 data 전송 속도를 갖는 것이 필수불가결하게 되었다. 그러나 baud rate(number of symbols per second)으로 표현되는 data 송수신기의 bandwidth는 폭증하는 data 양의 증가 속도만큼 빠르게 향상되고 있지는 못한 상황이다. 이런 현상을 극복하기 위해 N개의 data bus를 사용하여 낮은 baud rate으로도 높은 data 전송 속도를 얻을 수 있는 parallel interface 기법이 현재까지 많이 사용되어 왔다. 그러나, 이 방식은 data bus 개수가 증가하게 되면서 chip 내부의 pin 수 증가로 인해 chip size가 증가할 뿐만 아니라 전송 선로의 개수도 증가하게 되어, data bus가 증가할수록 cost, delay 및 area가 급격히 증가하여 회로의 성능에 악영향을 미치는 단점이 있다. 이러한 단점이 있기에 최근에는 저비용의 serial interface 방식으로 data 전송 속도를 높이려는 연구가 활발히 이루어지고 있다. 이러한 추세에 힘입어 본 연구에서는 PAM(Pulse Amplitude Modulation) 기법을 이용하여 높은 data 전송 속도의 serial interface를 구현하고자 한다. 본 제안서에서는 10-level pulse amplitude modulation을 사용하여 chip 간의 high-speed serial communication을 위한 transceiver를 제안하였다. |
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- 레이아웃 사진 -
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