| IP명 | Implementation of Area-Efficient DRAM Sense Amplifier | ||
|---|---|---|---|
| Category | Mixed | Application | Memory circuit for AI |
| 실설계면적 | 2㎛ X 2㎛ | 공급 전압 | 1.2V |
| IP유형 | 동작속도 | 400MHz | |
| 검증단계 | Silicon | 참여공정 | HM-2402 |
| IP개요 | 기존 2D 평면 DRAM의 미세화가 한계에 도달함에 따라, 셀을 3차원으로 수직 쌓아 밀도를 높이는 Vertically Stacked(VS)-DRAM이 주목받고 있다. 본 연구는 Successive Approximation 방식을 이용한 8레벨 읽기/쓰기 가능한 VS-DRAM 센스 앰프를 제안한다. 오프셋 보상을 통해 센싱 마진 문제를 해결하였다. 제안하는 멀티레벨 DRAM 센스 앰프는 면적 효율적이며 0.8mV의 작은 입력 참조 오프셋 표준 편차를 갖는다. 연구 결과는 DDR 및 HBM 모델 등 상용 제품군에도 적용 가능할 것으로 기대된다. | ||
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