| IP명 | 12.5 Gb/s Reference-less Sub-sampling Clock and Data recovery Circuit with Sub-sampling Frequency detector using False-lock detector | ||
|---|---|---|---|
| Category | Analog | Application | High speed Interface |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1~1.2V |
| IP유형 | Hard IP | 동작속도 | 8GHz ~ 10GHzHz |
| 검증단계 | Silicon | 참여공정 | SS28-2401 |
| IP개요 | 본 설계 제안서에서 제안하는 설계 회로는 Sub-sampling 방식을 이용하여 12.5 Gb/s의 데이터를 출력으로 하는 CDR (Clock and Data Recovery circuit) 이다. 제안된 설계는 Sub-sampling 방식을 통해서 주파수와 위상을 감지하며 고속 동작임에도 저전력을 성취하기 위해서 1/5-rate를 적용하였으며 플립플롭이나 논리 회로를 최소화한다. 또한 PLL에서 먼저 사용된 Sub-sampling 방식을 CDR에 적용하여 CDR의 클록 및 데이터의 지터 성능을 향상시킬 수 있다. 본 설계는 Samsung 28nm CMOS 공정을 이용할 예정이며 공급 전압은 1.0V이며 Conventional 타입의 CDR과 성능 비교를 위해서 Active area는 4m * 4m를 사용할 것이다. | ||
- 레이아웃 사진 -
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