| IP개요 |
본 제안서는 자가지도 학습 (self-supervised learning) 프로세서를 위한 효율적인 가속기 칩 회로 설계를 제안한다. 최근 다양한 분야에서 중요성을 가지는 자가지도 학습 신경망의 등장에 따라 높은 처리 능력과 저전력을 요구하는 새로운 가속기 하드웨어 설계의 필요성이 대두되고 있다. 제안하는 설계는 비트 별로 분리가 가능한 radix-4 Booth 곱셈기를 활용하여 자가지도 학습이 하드웨어 가속기 상에서 수행될 때의 효율성을 높이는 새로운 연산 구조를 가진다. 제안하는 곱셈기는 하드웨어의 재사용성을 극대화하고, 상위 비트와 하위 비트 사이의 우선 순위를 가변적으로 조정하여 하위 비트 처리를 생략할 수 있도록 한다. 그 결과, 곱셈 연산 속도를 크게 가속할 수 있다. 효율적인 트리 인덱스 디코딩 회로를 내장한 인터페이스를 기반으로 호스트와 가속기가 상호작용하여 기존 off-chip 네트워크에 비해 적은 전력 소모와 오버헤드가 감소하는 결과를 얻을 수 있다. 또한, 신경망 연산 소프트웨어를 가속기의 인터페이스와 독립시킴으로써 scalable한 설계를 가능하게 하고 다양한 AI 모델 및 환경에 적용할 수 있는 유연성을 제공한다. 이러한 접근 방식은 AI 기반의 자가지도 학습 알고리즘에 최적화된 칩 설계를 가능하게 하여, 연산 효율성과 전력 소비 측면에서 개선을 이룰 것이다. |
