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고속/저전력 데이터 통신을 가능하게 하기 위해서 다양한 회로 기술들이 보고되고 있다. 그 중에서도 인터페이스와 관련된 채널 등화기, 고정 위상 루프, 클럭 및 데이터 복원 회로 등이 전체 성능에 상당한 영향을 끼친다. 본 연구팀은 MPW를 통해서 디지털 방식으로 구현하는 채널 등화기(Continuous Time Linear Equalization)를 사용한 클럭 및 데이터 복원 회로(Clock and Data Recovery)를 중점적으로 설계하고 측정하고자 한다. 이와 더불어 직접 비례 경로(Direct Propotional Path), 펄스 위치 변조 추적(PPM)등을 구현하여 정밀한 데이터 샘플링을 통해 비트 오류율(Bit Error Rate)을 개선함과 동시에 지연시간 및 대역폭의 증가로 인한 시스템 노이즈를 최소화하는 회로 기법을 제시한다. 또한, 실제 제품에 사용될 수 있도록 settling time, 노이즈 tracking 등을 지원하기 위한 아이디어도 제안한다. |
