| IP명 | Pipelined SAR ADC with closed-loop two-stage dynamic amplifier and negative capacitor | ||
|---|---|---|---|
| Category | Analog | Application | Communication |
| 실설계면적 | 1㎛ X 1㎛ | 공급 전압 | 0.9V |
| IP유형 | Hard IP | 동작속도 | 200000000Hz |
| 검증단계 | Silicon | 참여공정 | HM-2203 |
| IP개요 | 본 프로그램을 통해서 제작하고자 하는 IP는 11bit 200MS/s 사양의 pipelined SAR ADC이다. 제안하는 ADC에서 활용될 residue amplifier는 two-stage dynamic amplifier이고, 높은 DC-gain을 달성하여 closed-loop에서 동작할 수 있고 PVT robustness를 가지고 추가적인 calibration을 필요로 하지 않는다. 제안하는 pipelined SAR ADC는 200MS/s의 동작속도에서 63dB 이상의 signal-tonoise-and-noise-and-distortion (SNDR) 성능을 목표로 한다. 전력소모는 3mW 이하로 소모하여 약 168dB 수준의 Scherier FoM을 달성할 수 있고, 이는 유사 사양의 ADC IP들과 비교했을 때 매우 우수한 수준이다. 시제품을 advanced node인 CMOS 28n 공정을 활용함으로써 작은 parasitic 성분의 이점과 고속 동작이 가능함을 활용하여 효과적인 IP 제작이 가능할 것으로 예상한다. Two-stage dynamic amplifier와 함께 negative capacitor를 적용함으로써 residue amplifier의 전력 소모를 최소화할 수 있다. Closedloop에서 dynamic amplifier를 활용하면서 negative capacitor까지 적용된 최초의 pipelined SAR ADC이다. |
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- 레이아웃 사진 -
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