| IP명 | 3차원 적층 메모리의 신뢰성 향상을 위한 내장형 자가 수리 구조 | ||
|---|---|---|---|
| Category | Digital | Application | SoC 자가 테스트 및 수리 회로 |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 5V |
| IP유형 | Hard IP | 동작속도 | 50MHz |
| 검증단계 | FPGA | 참여공정 | SS28-2302 |
| IP개요 | 메모리 반도체의 적층 공정이 등장하면서 메모리 셀의 집적도가 높아져 생산성이 향상되었으나, 공정 난이도의 상승으로 기존의 메모리 셀은 물론 층간 통신을 위한 TSV 구조 등에 대한 신뢰성 향상 기술의 필요성이 제기되고 있다. 이러한 수요를 만족시키기 위해 본 IP에서는 생산 단계와 사용 단계에서 공유 가능한 메모리 반도체의 신뢰성 향상을 위한 내장형 자가 수리 구조를 설계한다. 28nm 공정으로 구현한 디지털 회로로 구성된 이 IP는 기존에 진행된 연구를 반영하여 검증하고 적층 메모리 구조에서 기존 자가 수리 구조의 문제점에 대하여 파악할 수 있을 것으로 기대된다. | ||
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