| IP명 | Clock Distribution Network | ||
|---|---|---|---|
| Category | Digital | Application | 3D-IC Interposer |
| 실설계면적 | 3.8㎛ X 3.8㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 1GHz |
| 검증단계 | Silicon | 참여공정 | MS180-1403 |
| IP개요 | CLK Tree가 있는 Digital die가 stack된 package내에서 Digital die의 신호가 RF die의 Inductor로 coupling되는 효과는 매우 critical 할 수 있으며, mixed-mode 3D stacked SiP에 꼭 필요한 분석임에도 불구하고 아직까지 연구가 진행되지 않았다. Clock distributor는 동기식과 비동기식으로 구분하여 구현한다. | ||
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- 레이아웃 사진 -
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