| IP명 | A Wide-Lock-In-Range and Low-Jitter 12−14.5GHz Subsampling PLL with a Low-Power Frequency-Disturbance-Correcting Loop | ||
|---|---|---|---|
| Category | Mixed | Application | PLL for high speed SoC |
| 실설계면적 | 4㎛ X 1㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 13GHz |
| 검증단계 | Silicon | 참여공정 | HM-2003 |
| IP개요 | 고속 통신에 대한 수요가 커지면서, low noise clock generator 가 많이 사용되고 있음. 고속 통신에서 error 를 최소화하기 위해 in-band phase noise 를 크게 줄일 수 있는 sub-sampling 형식의 PLL이 사용되고 있음. 이러한 clock generator 는 phase noise 가 작다는 장점이 있으나, lock-in-range 가 기존 CPPLL에 비해 작다는 단점이 있음. 본 Tapeout은 기존 SSPLL들의 lock-in-range 를 8배 가까이 늘리는 아이디어를 검증하고자 진행하였음. |
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- 레이아웃 사진 -
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