| IP명 | A Digital Clock and Data Strobe Aligner for Write Leveling in DRAM Write Operation | ||
|---|---|---|---|
| Category | Analog | Application | DRAM |
| 실설계면적 | 1.4㎛ X 1.4㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 2.0Hz |
| 검증단계 | Simulation | 참여공정 | MS180-1804 |
| IP개요 | 본 연구에서는 DRAM에 데이터를 쓰는 동작에 필수적인 write leveling을 위한 clock and data strobe(DQS) aligner를 설계하고자 한다. 기존 memory controller와 DRAM으로 구성된 긴 feedback 구조를 DRAM 내부 회로로만 구현함으로써 write leveling에 소요되는 시간을 줄일 수 있다. 이를 통해 processor-memory 시스템의 성능 저하를 방지할 수 있다. 또한 DRAM write 동작을 수행할 때마다 위상 차이를 자동으로 보정할 수 있게 되므로 지속적인 위상 보정이 가능하다. 제안하는 회로는 디지털 회로로 구현됨으로써 보정 값을 저장하기 쉽기 때문에 DRAM의 burst-mode 동작에 유리할 뿐만 아니라, 노이즈 환경에 둔감한 특성을 얻을 수 있다. |
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