| IP명 | Bang Bang All Digital PLL | ||
|---|---|---|---|
| Category | Mixed | Application | Phase Locked Loop |
| 실설계면적 | 5㎛ X 2.5㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 1GHz |
| 검증단계 | Simulation | 참여공정 | DB110-1401 |
| IP개요 | Bang Bang PFD를 사용한 All Digital Phase Locked Loop입니다. - 제작된 chip을 통해 input reference clock의 jitter 크기 변화에 따른 ADPLL의 output jitter 크기 변화 관계를 jitter transfer curve를 통해 확인할 수 있습니다. - Digital Loop Filter의 gain을 가변할 수 있는 기능을 통해 input reference clock의 jitter 크기와 무관하게 ADPLL의 jitter transfer curve 를 일정하게 유지할 수 있음을 확인할 수 있습니다. |
||
|
- 레이아웃 사진 -
|
|||