| [성균관대-아카데미] [ 캠퍼스][답변] [강의개설요청] Verilog를 이용한 RTL 설계 (Timing&Low Power를 고려한 회로설계) | 2023.11.20. 18:24 |
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나찬영 (fe****)
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안녕하세요 강의 개설 예정 및 답변 감사드립니다. 혹시 언제쯤 개설예정인 알수 있을까요?
[집적회로연구실]님의 글 ========================================================================
안녕하세요. 성균관대IDEC아카데미 행정원 오소영입니다.
곧 FPGA 보드를 활용한 강의를 개설 예정에 있습니다.
감사합니다.
[나찬영]님의 글 ======================================================================== 안녕하세요 10월 성균관대에서 진행하였던 Verilog를 이용한 RTL 설계 (Timing&Low Power를 고려한 회로설계) 강의를 인원초과로 수강을 못하였는데 추후 재개설 요청드립니다 감사합니다 |
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