반도체설계교육센터

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Tool강좌 / / 초급 / 이론+실습

폐강

강의제목

Spyglass

강의일자

2016-08-10 ~ 2016-08-12

신청 및 취소기간

2016-07-20 00:00 ~ 2016-08-09 23:59

강의형태

대면

신청현황

8/33명

수강료(일반)

무료

수강료(학생)

무료

수강대상

RTL 개발자/ FrontEnd 개발자/ SpyGlass 사용경험자 (옵션)

사전지식
선수과목

HDL language (verilog,vhdl,system-verilog)
Overall of Design Implementation & Verification Flow

[강좌 목표]

RTL-Signoff에 Focusing하여 Implementation & Verification Flow에서 발생할 수 있는 문제가 무엇이며, 그 문제 해결을 위한 SpyGlass의Guide는 무엇인지 전달하고, 기본적인 SpyGlass사용법을 익힐 수 있도록 함

[강좌 개요]

RTL level에서 Power & DFT & CDC & constraints를 고려한 Design Guide

[강의 장소]

KAIST N26동 1층 IDEC 실습실

일자	2016-08-10	시간	10:00 ~ 12:00	강사	이승완 과장 Synopsys Korea
내용	○ Getting Started with SpyGlass ○ SpyGlass Lint : Introduction and Rule Set ○ SpyGlass CDC : Setup and Setup Check for CDC verification

일자	2016-08-10	시간	13:00 ~ 17:00	강사	이승완 과장 Synopsys Korea
내용	○ SpyGlass CDC : Clock Domain Crossing Verification ○ Getting Started with SpyGlass LAB ○ SpyGlass CDC LAB

일자	2016-08-11	시간	10:00 ~ 12:00	강사	이승완 과장 Synopsys Korea
내용	○ SpyGlass DFT : Stuck At Fault Estimation in RTL ○ SpyGlass DFT : Design Guide for High Test Coverage ○ SpyGlass Constraint : SDC Generation, Constraints Checking

일자	2016-08-11	시간	13:00 ~ 17:00	강사	이승완 과장 Synopsys Korea
내용	○ SpyGlass Constraint :SDC Equivalence Check, Hierarchical Checks ○ SpyGlass DFT LAB ○ SpyGlass Constraint LAB

일자	2016-08-12	시간	10:00 ~ 12:00	강사	이승완 과장 Synopsys Korea
내용	○ Power Estimation : Power Estimation in RTL ○ Power Reduction : Power Reduction in RTL

일자	2016-08-12	시간	13:00 ~ 17:00	강사	이승완 과장 Synopsys Korea
내용	○ Power Estimation LAB ○ Power Reduction LAB

폐강

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