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캠퍼스 전남대-아카데미 구분 설계강좌 / Digital / 초중급 / 이론+실습 마감
강의제목 Verilog를 이용한 디지털 시스템 설계
강의일자 2025-02-19 ~ 2025-02-21 신청 및 취소기간 재직자 : 2025-01-20 00:00 ~ 2025-01-26 23:59
전  체  : 2025-01-27 00:00 ~ 2025-02-14 23:59
강의형태 대면 신청현황 12/30명
강의형태 온라인 신청현황 98/100명
수강료(일반) 무료 수강료(학생) 무료
수강대상 Verilog를 이용한 디지털 시스템 설계에 관심있는 재직자 및 학부생, 대학원생
사전지식
선수과목
강의목표

Verilog HDL을 이용하여 간단한 디지털 시스템을 설계할 수 있다.

강의개요

Verilog HDL의 기본 문법을 학습하고, 이를 바탕으로 간단한 디지털 시스템에 대한 RTL 설계와 시뮬레이션 검증 방법을 학습한다. Xilinx Vivado 를 사용하여 RTL 설계 와 시뮬레이션 검증을 실습하고, 또한 합성을 통해 FPGA 보드에 직접 구현하여 동작을 확인해본다.

참고사항

♦ 정원 마감 시 수강을 희망하시는 재직자 분들은 담당자에게 연락주시기 바랍니다.
♦ 강의실(대면), ZOOM URL(온라인), 강의자료는 강의 1일 전 메일로 안내 예정입니다.
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자 2025-02-19 시간 10:00 ~ 12:00 강사 김건우 조교수 목포대학교
내용 ○ 디지털 시스템 설계 소개
○ Lab-1: Two-bit Equality Comparator
일자 2025-02-19 시간 13:00 ~ 17:00 강사 김건우 조교수 목포대학교
내용 ○ 단순한 조합 논리의 Verilog 기술
○ Lab-2: Simple ALU
○ 복잡한 조합 논리의 Verilog 기술
○ Lab-3: 7-segment display
일자 2025-02-20 시간 10:00 ~ 12:00 강사 김건우 조교수 목포대학교
내용 ○ 기본적인 동기 순차 논리의 Verilog 기술 (1/2)
일자 2025-02-20 시간 13:00 ~ 17:00 강사 김건우 조교수 목포대학교
내용 ○ 기본적인 동기 순차 논리의 Verilog 기술 (2/2)
○ Lab-4: Stopwatch
○ Lab-5: Parking Lot Occupancy Counter
일자 2025-02-21 시간 10:00 ~ 12:00 강사 김건우 조교수 목포대학교
내용 ○ 동기 순차 논리의 Verilog 기술 심화
일자 2025-02-21 시간 13:00 ~ 17:00 강사 김건우 조교수 목포대학교
내용 ○ Lab-6: Greatest Common Divisor
○ 몇가지 심화 이슈들
강의장소

전남대학교 / ZOOM

담당자 연락처
  • 전남대-아카데미 담당자 : 채보라
  • 연락처 : 062-530-0367
  • 이메일 : chae1530@jnu.ac.kr

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