강의목표
고속 인터페이스 디자인의 개념을 이해하고, 시스템 모델링 및 시뮬레이션을 통하여 성능 지표를 도출해 봄.
강의개요
고속 인터페이스 설계에서 필수적인 블락들을 학습하고, 이를 직접 모델링을 해 봄 (PLL, CDR, Equalizer, Oscillator)
참고사항
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
강좌상세
| 일자 |
2024-06-24 |
시간 |
10:00 ~ 12:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
Phase-Locked Loop (PLL) 개요
○ Analog/Digital PLL
○ Advanced PLL Design: Subsampling, Injection-Locked PLL
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| 일자 |
2024-06-24 |
시간 |
14:00 ~ 16:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
Oscillator의 노이즈 모델링
○ Analog Simulation: Transient, Phase noise, etc
○ Digital Simulation: How to model phase noise in RTL model
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| 일자 |
2024-06-25 |
시간 |
10:00 ~ 12:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
High-Speed Transceiver 개요
○ Channel Equalization (TX, RX)
○ Phase-Locked Loop (PLL)
○ Clock and Data Recovery (CDR)
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| 일자 |
2024-06-25 |
시간 |
14:00 ~ 16:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
Behavioral Model of TRX building blocks
○ Equalizer
○ PLL
○ CDR
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| 일자 |
2024-06-26 |
시간 |
10:00 ~ 12:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
DSP-based Serial Link 개요
○ DSP-based Transmitter
○ DSP-based Receiver
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| 일자 |
2024-06-26 |
시간 |
14:00 ~ 16:00 |
강사 |
추민성 조교수 한양대학교 |
| 내용 |
DSP-based RX modeling
○ ADC model in RTL model
○ Feedforward Equalization in RTL model
○ Decision Feedback Equalization in RTL model
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강의장소
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