반도체설계교육센터

캠퍼스

광운대-아카데미

구분

설계강좌 / Digital / 초급 / 이론+실습

마감

강의제목

Verilog HDL을 이용한 디지털회로 설계

강의일자

2024-07-02 ~ 2024-07-04

신청 및 취소기간

재직자 : 2024-06-03 00:00 ~ 2024-06-09 23:59
전 체 : 2024-06-10 00:00 ~ 2024-06-23 23:59

강의형태

대면

신청현황

22/25명

강의형태

온라인

신청현황

50/50명

수강료(일반)

무료

수강료(학생)

무료

수강대상

재직자, 대학생, 대학원생

사전지식
선수과목

디지털회로 설계 이론

강의목표

Verilog hardware description language (HDL)의 문법을 학습하고, 디지털 회로를 설계하고 간단히 검증하는데 필요한 구현 및 툴 이용 방법을 학습한다.

강의개요

- 디지털회로 구현에 필요한 Verilog HDL 문법 학습
- Verilog HDL을 이용한 조합회로 및 순차회로 구현 실습

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다(강의종료 후 24시간 이내 제출)
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
♦ 수업공지 - 수업시작 1일전 신청시 기재된 메일로 안내됩니다.

강좌상세

일자	2024-07-02	시간	10:00 ~ 17:00	강사	이준환 교수 광운대학교
내용	[오전 시간 : 10:00 ~ 12:00] ○ Verilog 소개 및 기본 용어 ○ Verilog 조합회로 모델링 문법 [오후 시간 : 13:00 ~ 17:00] ○ Binary number system ○ 간단한 조합회로 설계 및 검증 실습 ○ Ripple carry adder 설계 실습

일자	2024-07-03	시간	10:00 ~ 17:00	강사	이준환 교수 광운대학교
내용	[오전 시간 : 10:00 ~ 12:00] ○ 순차회로 설계에 필요한 Verilog 문법 ○ 순차회로 이론 review [오후 시간 : 13:00 ~ 17:00] ○ 순차회로 timing constraints ○ Flip flop w/ reset구현 실습

일자	2024-07-04	시간	10:00 ~ 17:00	강사	이준환 교수 광운대학교
내용	[오전 시간 : 10:00 ~ 12:00] ○ Finite state machine (FSM) 설계에 필요한 Verilog 문법 ○ FSM coding style 학습 [오후 시간 : 13:00 ~ 17:00] ○ FSM 구현 실습 ○ 평가

강의장소

광운대학교 비마관 528

담당자 연락처

광운대-아카데미 담당자 : 윤지원
연락처 : 02-940-8487
이메일 : yoon123@kw.ac.kr

마감

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