| 캠퍼스 | 전남대-아카데미 | 구분 | 설계강좌 / Digital / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | Verilog를 사용한 마이크로프로세서 설계 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2024-07-04 ~ 2024-07-05 | 신청 및 취소기간 |
재직자 : 2024-06-03 00:00 ~ 2024-06-09 23:59 전 체 : 2024-06-10 00:00 ~ 2024-06-28 23:59 |
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| 강의형태 | 대면 | 신청현황 | 21/30명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 온라인 | 신청현황 | 101/100명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | Verilog HDL을 사용한 마이크로프로세서 설계에 관심있는 재직자, 대학원생 및 기타 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
C언어 | |||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표Verilog 문법이해 강의개요조합회로, 순차회로 그리고 FSM에 대한 Verilog HDL 문법과 합성을 위한 코딩 방법을 학습한다. Xilinx의 Vivado를 사용한 FPGA구현, 테스트벤치작성, 시뮬레이션 방법을 학습한다. 참고사항♦ online 수강생에게는 강의자료가 배포되지 않습니다. 강좌상세
강의장소전남대학교 / zoom 담당자 연락처
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