반도체설계교육센터

캠퍼스

성균관대-아카데미

구분

설계강좌 / Digital / 중급 / 이론+실습

마감

강의제목

Vivado tool을 사용하여 Timing constrain을 고려한 IP설계

강의일자

2024-05-28 ~ 2024-05-30

신청 및 취소기간

재직자 : 2024-05-08 00:00 ~ 2024-05-14 23:59
전 체 : 2024-05-15 00:00 ~ 2024-05-23 23:59

강의형태

대면

신청현황

20/20명

수강료(일반)

무료

수강료(학생)

무료

수강대상

FPGA 설계에 관련있거나 관심있는 재직자

사전지식
선수과목

Digital 논리회로, Verilog 이해

강의목표

FPGA 설계에 필요한 이론 학습 및 Vivado Tool을 사용한 설계를 직접 해보며 개발 플로우를 배운다.

강의개요

FPGA 구조 이해, IP 활용, Timing Constrain, Debug 방법 등에 대한 이론 강의와 이를 바탕으로 한 실습 강의를 진행한다.

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
♦ FPGA보드가 제공되는 강의이므로 꼭 참석 가능하신 분만 신청하시기 바랍니다.

강좌상세

일자	2024-05-28	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ FPGA 개요 및 동작 원리 ○ FPGA 설계 방법 학습

일자	2024-05-28	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Vivado Tool 및 Report 이용방법 이해 ○ Vivado Report 분석 및 실습 ○ Vivado tool을 이용한 FPGA project 생성 및 simulation 실습

일자	2024-05-29	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Vivado IP 개념 이해 ○ IP를 활용한 FPGA 설계 방법 학습

일자	2024-05-29	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Synchronous 설계 개념 이해 ○ Vivado IP 응용 실습 ○ Vivado IP integrator를 이용한 FPGA 설계

일자	2024-05-30	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ FPGA Timing 개념 이해 ○ Vivado timing constrain 및 timing report 이해

일자	2024-05-30	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Vivado timing constrain 분석 실습 ○ Vivado timing report를 분석을 통한 각 path 검증 실습 ○ Vivado Logic analyzer를 이용한 H/W 검증방법 실습

강의장소

성균관대학교 자연과학캠퍼스 산학협력센터 85731호

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담당자 연락처

성균관대-아카데미 담당자 : 오소영
연락처 : 031-299-4629
이메일 : ohsy0787@skku.edu

마감

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