| 캠퍼스 | 전남대-아카데미 | 구분 | 설계강좌 / Digital / 초중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | Verilog를 이용한 디지털 시스템 설계 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2024-02-13 ~ 2024-02-14 | 신청 및 취소기간 |
재직자 : 2024-01-29 00:00 ~ 2024-02-04 23:59 전 체 : 2024-02-05 00:00 ~ 2024-02-08 23:59 |
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| 강의형태 | 대면 | 신청현황 | 24/25명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 온라인 | 신청현황 | 100/100명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | Verilog를 이용한 디지털 시스템 설계에 관심있는 재직자 및 학부생, 대학원생 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
디지털논리회로, 프로그래밍 기초 | |||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표Verilog HDL을 이용하여 간단한 디지털 시스템을 설계할 수 있다. 강의개요Verilog HDL의 기본 문법을 학습하고, 이를 바탕으로 간단한 디지털 시스템에 대한 RTL 설계와 시뮬레이션 검증 방법을 학습한다. Xilinx Vivado 를 사용하여 RTL 설계 와 시뮬레이션 검증을 실습하고, 또한 합성을 통해 FPGA 보드에 직접 구현하여 동작을 확인해본다. 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소대면-전남대학교 공과대학 7호관 229호 담당자 연락처
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