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캠퍼스 본센터-아카데미 구분 Tool강좌 / Digital / 중급 / 이론+실습 마감
강의제목 SystemVerilog Verification with UVM
강의일자 2022-10-11 ~ 2022-10-13 신청 및 취소기간 2022-09-23 00:00 ~ 2022-10-09 23:59
강의형태 온라인 신청현황 213/300명
수강료(일반) 무료 수강료(학생) 무료
수강대상 Design or Verification engineers who develop SystemVerilog testbenches using UVM base classes
사전지식
선수과목
In this course, you will learn how to build EDA industry standard UVM testbenches. It is recommended that you take the SystemVerilog Testbench workshop before this class.
강의목표

The IEEE standards committee has officially adopted SystemVerilog UVM-1.2 as a verification methodology standard – P1800.2. This standard for verifying Verilog, SystemVerilog and VHDL RTL designs is universally supported by all EDA vendors. In this course, you will learn how to build a scalable and configurable coverage-driven UVM SystemVerilog testbench. You will also learn what changes are coming with the IEEE adoption.

강의개요

In this hands-on workshop, you will learn how to develop a UVM SystemVerilog testbench environment which enables efficient testcase development. Within the UVM environment, you will develop stimulus sequencer, driver, monitor, scoreboard and functional coverage. Once the UVM environment has been created, you will learn how to easily manage and modify the environment for individual testcases. You will learn how to use the configuration database to control both, component behavior and stimulus generation. You will use the power of Object-oriented programming to easily replace component and transaction objects with their derived-class variations. You will learn how to use callbacks to increase the controllability and observability of the testbench. You will also learn how to model registers in UVM that simplify the configuring and testing the registers in your device.

참고사항

♦ 재직자 대상으로 개설된 교육이며, 정원 초과시 재직자 우선 선발합니다.
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자 2022-10-11 시간 10:00 ~ 12:00 강사 노창구 차장 Synopsys
내용 ○ SystemVerilog OOP Inheritance Review
○ UVM Structural Overview
일자 2022-10-11 시간 13:00 ~ 17:00 강사 노창구 차장 Synopsys
내용 ○ Modeling Stimulus (UVM Transactions)
○ Creating Stimulus Sequence (UVM Sequence)
일자 2022-10-12 시간 10:00 ~ 12:00 강사 노창구 차장 Synopsys
내용 ○ Component Configuration and Factory
○ TLM Communications
일자 2022-10-12 시간 13:00 ~ 17:00 강사 노창구 차장 Synopsys
내용 ○ Scoreboard & Coverage
○ UVM Callback
일자 2022-10-13 시간 10:00 ~ 12:00 강사 노창구 차장 Synopsys
내용 ○ Advance Sequence/Sequencer
○ Phasing and Objections
일자 2022-10-13 시간 13:00 ~ 17:00 강사 노창구 차장 Synopsys
내용 ○ Register Layer Abstraction
○ Summary
강의장소

Zoom 실시간 온라인 강좌 (Zoom 링크는 10/11 오전 09:17 이메일로 발송되었습니다. 스팸으로 빠지는 경우가 종종 있으니 스팸함도 함께 확인바랍니다.)

담당자 연락처
  • 본센터-아카데미 담당자 : 김은주
  • 연락처 : 042-350-8535
  • 이메일 : eunjukim@kaist.ac.kr

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