| 캠퍼스 | 본센터-아카데미 | 구분 | Tool강좌 / Digital / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | SystemVerilog Verification with UVM | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2022-10-11 ~ 2022-10-13 | 신청 및 취소기간 | 2022-09-23 00:00 ~ 2022-10-09 23:59 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 온라인 | 신청현황 | 213/300명 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | Design or Verification engineers who develop SystemVerilog testbenches using UVM base classes | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
In this course, you will learn how to build EDA industry standard UVM testbenches. It is recommended that you take the SystemVerilog Testbench workshop before this class. | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표The IEEE standards committee has officially adopted SystemVerilog UVM-1.2 as a verification methodology standard – P1800.2. This standard for verifying Verilog, SystemVerilog and VHDL RTL designs is universally supported by all EDA vendors. In this course, you will learn how to build a scalable and configurable coverage-driven UVM SystemVerilog testbench. You will also learn what changes are coming with the IEEE adoption. 강의개요In this hands-on workshop, you will learn how to develop a UVM SystemVerilog testbench environment which enables efficient testcase development. Within the UVM environment, you will develop stimulus sequencer, driver, monitor, scoreboard and functional coverage. Once the UVM environment has been created, you will learn how to easily manage and modify the environment for individual testcases. You will learn how to use the configuration database to control both, component behavior and stimulus generation. You will use the power of Object-oriented programming to easily replace component and transaction objects with their derived-class variations. You will learn how to use callbacks to increase the controllability and observability of the testbench. You will also learn how to model registers in UVM that simplify the configuring and testing the registers in your device. 참고사항♦ 재직자 대상으로 개설된 교육이며, 정원 초과시 재직자 우선 선발합니다. 강좌상세
강의장소Zoom 실시간 온라인 강좌 (Zoom 링크는 10/11 오전 09:17 이메일로 발송되었습니다. 스팸으로 빠지는 경우가 종종 있으니 스팸함도 함께 확인바랍니다.) 담당자 연락처
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