강의목표

본 강좌에서는 다음의 내용을 다루게 되며, 그에 해당하는 tool을 능숙하게 사용하는 것을 그 목표로 합니다.
- Digital VLSI 설계 개론
- Standard Cell과 interconnect의 이해 (Custom Compiler)
- RTL과 논리합성 (Design compiler, VCS)
- 제작 가능한 Layout 설계 (DRC/LVS, IC Validator)
- Placement and Routing (P&R, IC Compiler II)
- Sign-off 기생성분 추출과 STA (StarRC, PrimeTime)

강의개요

본 강좌는 반도체 (IC) 설계의 여러 단계 중 '물리적 설계 (physical design)'를 하는 방법을 다룹니다. 물리적 설계란, 디지털 IC를 설계하는 기본적인 구성요소인 논리 게이트 (standard cell), 및 메모리 (SRAM)를 직접 실리콘 칩에 배치하고 연결하는 매우 중요한 과정입니다. 본 강좌에서는 논리적 설계에서 HDL로 디지털 회로의 코딩이 완료되면 (RTL), 이를 바탕으로 논리 게이트로 합성 (synthesis) 후 직접 배치 및 연결 (place & route) 하여 최종 분석 (sign-off) 하는 일련의 과정을 배우게 됩니다. 본 수업은 Synopsys 사의 tool들을 이용하여 이 모든 과정을 직접 실습하게 될 것이며, RTL에서 최종 물리설계의 결과물인 GDSII를 (RTL-to-GDSII) 추출하는 과정을 실습하는 것을 통해 반도체 산업 현장에 바로 투입할 수 있는 기술을 배우는 것을 그 목표로 합니다.

참고사항

수강신청은 0시부터 가능합니다
♦ 정원이 초과되어도 대기자로 신청하시면 수강취소자 발생시 대기자가 순차적으로 등록 됩니다
(우선수강대상 이외 정원 10명, 대기자 5명까지 신청가능)
♦ 좌석 거리두기로 인해 최소인원으로 대면강의를 진행합니다.
[※부산대 전기공학과 집적회로연구실 연구원 12명 우선수강 강의로 정원10명 외 추가로 별도 등록 예정]
♦ 실습 병행 강좌로 온라인강의는 진행되지 않습니다.
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
(취소는 홈페이지에서 직접 가능)
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다.
♦ 무단결석시 추후 수강신청 3개월 자동차단 후 부산대IDEC 강좌 수강신청은 영구제한됩니다. (부산대IDEC 블랙리스트 개별 관리)
♦ 강의 종료 후 퀴즈 및 강의평가 미제출자는 추 후 부산대IDEC 수강신청시 불이익(대기자 배치)적용됩니다. (부산대IDEC 미제출자 블랙리스트 개별 관리)

강좌상세

강의장소

[강의장소]
부산대학교 제6공학관 3층 6309-2호 반도체설계교육센터(정문 기준 11시방향 201건물)
▶자가용 이용: 정문 진입 후 지하주차장 주차, B1기둥 옆 계단 이용
※참고(주차할인 적용 4~6시간:3,000원, 6~8시간:5,000원 정산)
▶지하철 이용: 부산대역 3번 출구, 부산대 순환버스 환승, 부산대정문 정류소 하차

담당자 연락처

• 부산대 담당자 : 윤성심
• 연락처 : 051-517-0172
• 이메일 : idec@pusan.ac.kr