IDEC 기술동향칼럼


디지털로 구현하는 LDO 레귤레이터

박 준 은 교수 / 충남대학교 전자공학과

1. LDO 전압 레귤레이터

 일반적으로 집적회로는 특정 범위의 전원 전압에서 동작하도록 설계된다. 하지만 실제 회로가 동작하는 환경에서는 설계 당시 설정한 전원 전압보다 높은 전압이 공급되거나 외부 요인으로 인해 전원 전압에 잡음이 유입되는 등의 다양한 변수가 존재한다. 이러한 문제를 해결하고자 일정한 전원 전압을 집적회로에 공급해 주는 전압 레귤레이터 (Voltage Regulator)를 사용한다. 대표적인 구조로는 선형 레귤레이터 (Linear Regulator)와 스위칭 레귤레이터 (Switching Regulator)가 있다. 이 중 선형 레귤레이터는 스위칭 레귤레이터에 비해 상대적으로 낮은 에너지 효율을 가지고 있으나 우수한 출력 전압 특성 및 잡음 제거 특성을 가지므로 전원 전압에 민감하게 동작하는 회로에 널리 사용되고 있다. 대표적인 선형 레귤레이터인 Low-Dropout 전압 레귤레이터는 간단하게 LDO라고 부르며 전압 강하만큼의 에너지가 손실되기 때문에 입력 전압과 출력 전압의 차가 크지 않을 때 주로 사용된다. 또한 그림 1과 같이 System-on-Chip (SoC)의 저전력 구현을 위해 각 도메인 별로 최적의 동작 전압을 공급해 주는 전력관리시스템(PMIC)에서 스위칭 레귤레이터와 함께 LDO가 사용되기도 한다.
 LDO는 아날로그 오차 증폭기 (Error Amplifier), 패스 트랜지스터 (Pass Transistor), 그리고 피드백 네트워크 (Feedback Network)로 이루어져 있다. 오차 증폭기는 출력 전압(VOUT)과 목표 전압(VREF) 간의 오차를 감지하고 음성 피드백 (Negative Feedback) 구조에 따라 두 전압 간의 오차를 줄이는 방향으로 패스 트랜지스터를 제어하게 된다. 오차 증폭기 기반 아날로그 LDO는 상대적으로 높은 동작 전압 범위를 가지며 제한된 동작 대역폭으로 인해 빠른 주파수로 동작하는 아날로그 및 디지털 회로에 적용하기 어렵다는 단점이 있다. 또한 전류 용량이 커질수록 오차 증폭기가 제어해야 하는 패스 트랜지스터의 크기가 커지게 되고 이에 따라 동작 대역폭 또는 음성 피드백에 의한 안정성이 저하된다는 문제가 있다. 이러한 문제를 해결하고자 기존의 아날로그 오차 증폭기를 사용하지 않고 비교기 (Comparator) 및 시프트 레지스터 (Shift Register) 등으로 구현하는 디지털 LDO에 대해 활발한 연구가 이루어지고 있다. 본 기고에서는 디지털 LDO에 대한 소개와 함께 최신 연구 동향에 대해 알아보고자 한다.

[그림 1] (a) 스위칭 레귤레이터와 LDO를 결합한 PMIC 구조 및 (b) 아날로그 LDO 구조도

2. LDO레귤레이터의 디지털 구현

 그림 2는 디지털 LDO의 기본적인 구조를 나타낸다 [2]. 디지털 LDO는 아날로그 오차 증폭기 대신 출력 전압과 목표 전압 간의 오차 감지를 위해 비교기 또는 멀티 비트의 ADC를 사용하며 비교 결과에 따른 공급 전류 제어를 위한 시프트 레지스터 등의 디지털 제어기로 구성된다. 클락에 동기화된 비교기 또는 ADC는 주기적으로 출력 전압(VOUT)과 목표 전압(VREF)을 비교한다. 따라서 클락의 주파수가 높을수록 출력 전압의 변화를 감지하기까지 소요되는 반응 속도가 빨라지며 높은 주파수를 사용하여 아날로그 LDO 보다 매우 빠른 응답 속도를 구현할 수 있다. 비교기의 출력 결과는 시프트 레지스터 등으로 구현되는 디지털 제어기에서 전류를 공급할 패스 트랜지스터의 수를 늘리거나 줄이는데 사용된다. 이 때 디지털 LDO의 특징 중 하나는 패스 트랜지스터의 게이트 전압을 GND 또는 입력 전압(VIN) 중 하나로 인가하는 것이다. 따라서 디지털 LDO에서의 공급 전류의 양은 GND가 인가되는 패스 트랜지스터의 수로 결정되며 아날로그 LDO에 비해 더 작은 크기의 패스 트랜지스터로 동일한 공급 전류를 제공할 수 있다는 장점이 있다.

[그림 2] 디지털 LDO 구조도 및 동작 개념도

 앞서 설명한 구조의 디지털 LDO는 비교기와 디지털 제어기가 클락에 동기화 되어 있다는 점에서 동기식(Synchronous) 디지털 LDO로 분류된다. 디지털 LDO의 장점을 정리하면 오차 증폭기를 비교기 또는 ADC와 디지털 제어기로 구현하고 패스 트랜지스터를 디지털 신호로 제어함으로써 1V 이하의 낮은 전원 전압에서도 동작할 수 있고 목표 전류 용량 구현에 필요한 패스 트랜지스터의 면적을 줄일 수 있다. 또한 최소 100mV 이상의 전압강하가 필요한 아날로그 LDO에 비해 50mV 정도의 낮은 전압 강하만으로도 구현이 가능하므로 에너지 효율을 개선할 수 있다. 이러한 장점들로 인해 그림 3과 같이 최근 고성능 프로세서 [3][4] 뿐만 아니라 저전력 프로세서 [5] 및 SoC 등에서도 디지털 LDO가 활발히 사용되고 있다.

[그림 3] 디지털 LDO를 사용한 프로세서 (왼쪽부터 IBM Power8 [3], AMD Zen[4], Intel Atom[5])

 디지털 LDO의 단점으로는 비교기에서 목표 전압과 출력 전압을 주기적으로 비교할 때 동기화된 클락의 주파수가 낮을 수록 응답 지연 시간이 길어지면서 부하 전류에 증가에 따른 출력 전압의 오차가 커진다는 점이다. 이를 해결하기 위해서는 높은 주파수의 클락이 필요하지만 클락 생성과 분배에 많은 전력이 소모된다는 문제가 있다. 또한 디지털 LDO는 패스 트랜지스터를 디지털 신호로 제어하므로 아날로그 LDO에 비해서 공급 전류와 부하 전류간의 오차가 상대적으로 크다는 단점이 있다. 이러한 오차를 줄이고자 고해상도 패스 트랜지스터 집합을 사용하기도 하지만 정밀한 출력 전압을 필요로 하는 경우 여전히 문제가 되고 있다. 이외에도 정상 상태에서 일정 전압 값을 반복하는 Limit Cycle Oscillation(LCO)과 같은 문제가 존재하며 전원 잡음 제거 특성도 동작 주파수에 따라 결정된다는 단점이 있다.

[그림 4] 동기식 디지털 LDO의 (a) 클락 주파수에 따른 시간 응답 특성 및 (b) Limit-Cycle Oscillation (LCO) 문제

3. 디지털 LDO 레귤레이터의 최신 연구동향

 앞서 살펴본 디지털 LDO가 가지는 한계를 극복하기 위해 최근 다양한 방법들이 연구되고 있다. 대표적으로 클락 주파수에 대한 의존성을 낮추고 응답 시간 지연을 개선한 이벤트 기반 비동기식 디지털 LDO 구조, 아날로그 LDO와 디지털 LDO를 동시에 사용하여 각 구조의 단점을 보완한 하이브리드 LDO 구조, 빠른 시간 응답 특성을 가지는 계산형 디지털 LDO 구조, 그리고 합성 가능한 디지털 LDO 구조 등이 있다. 본 기고에서는 이들 구조의 최신 연구동향에 대해 간략히 소개하고자 한다. 이 외의 디지털 LDO 구조와 연구동향에 대해서는 [6]에서도 확인할 수 있다.

1) 이벤트 기반 비동기식 디지털 LDO (Event-Driven Asynchronous Digital LDO)

 앞서 동기식 디지털 LDO의 단점 중 하나는 비교기 또는 ADC의 오차 검출 지연 시간이 클락 주파수에 의해 결정된다는 것이었다. 이러한 문제를 해결하고자 연속 시간 (Continuous-Time) 비교기 또는 ADC를 사용하여 출력 전압의 변화가 발생했을 때 이를 실시간으로 감지하여 디지털 제어기를 구동하는 이벤트 기반 비동기식 (Event-Driven Asynchronous) 디지털 LDO가 제안되었다 [7][8]. 그림 5(a)와 그림 5(b)는 각각 동기식 디지털 LDO와 이벤트 기반 비동기식 디지털 LDO의 구조를 나타낸다. 이벤트 기반 비동기식 디지털 LDO 구조는 부하 전류가 증가하여 출력 전압이 감소할 때 빠르게 반응하여 출력 전압 변화를 줄일 수 있다는 장점이 있다. 또한 기존의 플립플랍(Flip-Flop) 기반의 동기식 디지털 제어기를 래치(Latch) 기반의 비동기식 제어기로 구현함으로써 높은 주파수의 클락을 사용하지 않고도 빠른 시간 내에 패스 트랜지스터 제어가 가능하여 시간 응답 성능을 개선할 수 있을 뿐만 아니라 동작 주파수와 전력 소모 간의 상충 관계도 극복할 수 있게 된다.
 이벤트 기반 비동기식 디지털 LDO 구현 방법에는 전압 오차 감지 방식[7]과 전류 오차 감지 방식[8]이 있다. 그림 5(c)와 같이 전압 오차 감지 방식은 목표 전압(VREF)과 출력 전압(VOUT) 간의 차이가 일정 범위를 초과할 때 마다 디지털 제어기를 구동하게 된다 [7]. 그림 5(d)는 전류 오차 감지 방식을 나타낸다. 아날로그 LDO를 이용해 전류 오차 감지와 보상을 동시에 수행하며 전류 오차가 일정 범위를 초과하게 되면 비동기식 디지털 제어기를 구동한다 [8]. 이와 같은 방식으로 이벤트 기반 비동기식 디지털 LDO는 높은 주파수의 클락을 사용하지 않고도 부하 전류 변화에 빠르게 응답할 수 있으며 나아가 출력 전압 유지를 위한 캐패시터 크기를 줄일 수 있다는 장점을 제공한다.

[그림 5] (a) 동기식 디지털 LDO 구조도, (b) 이벤트 기반 비동기식 디지털 LDO 구조도, (c) 전압 오차 기반 비동기식 디지털 LDO의 구현 예 [7] 및 (d) 전류 오차 기반 비동기식 디지털 LDO의 구현 예 [8]

2) 하이브리드 LDO (Hybrid LDO)

 앞서 살펴본 바와 같이 디지털 LDO는 패스 트랜지스터를 디지털 신호로 제어하므로 부득이하게 전류 오차가 발생하게 되며 전원 잡음 제거 특성도 저하되는 문제점이 있다. 이러한 단점을 극복하고자 아날로그 LDO와 디지털 LDO를 동시에 사용하여 각 구조의 장점을 모두 살릴 수 있는 하이브리드 형태의 LDO 구조가 제안되었다 [9]. 하이브리드 LDO는 아날로그 LDO와 디지털 LDO를 함께 구현하여 큰 부하 전류 변화에 대한 빠른 응답이 필요할 때는 디지털 LDO를 이용해 공급 전류를 제어하고 정상 상태에 도달하면 아날로그 LDO를 이용해 정확한 출력 전압 특성과 높은 전원 잡음 제거 특성을 제공할 수 있도록 한다. 최근에는 아날로그 LDO와 디지털 LDO를 단순히 결합한 형태를 넘어서 디지털 LDO와 같이 낮은 전원 전압 조건에서도 동작하면서 패스 트랜지스터 제어는 아날로그 신호를 이용하여 정밀한 출력 전압을 제공하는 링 증폭기(Ring Amplifier) 기반 LDO가 제안되었다 [10]. 링 증폭기 기반 LDO는 인버터로 구현되어 0.5V의 낮은 전원 전압 조건에서도 동작할 뿐만 아니라 전원 잡음 제거 성능도 비약적으로 향상되었다. 또한 인버터 증폭기를 이용해 아날로그 신호로 패스 트랜지스터를 제어하므로 출력 전압 특성이 디지털 LDO에 비해 우수하며 LCO가 발생하지 않는다는 장점이 있다.

[그림 6] (a) 하이브리드 LDO 구조도 [9] 및 (b) 링 증폭기 기반 LDO 구조도 [10]

3) 계산형 디지털 LDO (Computational Digital LDO)

 동기식 디지털 LDO의 정착시간(Settling Time) 특성은 출력 전압의 변화를 감지한 후 부하 전류와 공급 전류가 균형을 이룰 때까지 필요한 클락 사이클 수에 따라 결정되므로 낮은 주파수의 클락을 사용할 경우 목표 전압으로 복귀하는 데 오랜 시간이 걸리게 된다. 이러한 문제를 해결하고자 출력 전압의 변화량을 이용해 추가로 필요한 공급 전류의 크기를 계산함으로써 정착시간을 줄이는 계산형(Computational) 디지털 LDO 구조가 제안되었다 [11]. 그림 7(a)와 같이 계산형 디지털 LDO는 부하 전류의 변화량을 이용해 필요한 공급 전류를 계산하여 빠른 속도로 제어하므로 다른 구조들에 비해 짧은 정착시간을 제공하게 된다. 이러한 특징을 바탕으로 짧은 시간 내에 부하 전류가 큰 폭으로 변하는 고성능 프로세서나 낮은 주파수의 클락으로 동작하는 저전력 SoC 등에서 활용도가 높을 것으로 기대된다.

4) 합성 가능한 디지털 LDO (Synthesizable Digital LDO)

 앞서 살펴본 디지털 LDO들은 대부분의 회로가 디지털 회로로 구성되지만 아날로그 회로와 동일하게 맞춤형 회로설계를 필요로 하므로 구현에 많은 시간과 비용이 든다. 또한 설계 공정에 따라 동일한 구조임에도 새롭게 설계해야 한다는 단점이 있다. 따라서 디지털 회로의 이점을 최대한 살리고 구현에 필요한 시간과 비용을 줄이기 위해 Verilog 코드에 기반하여 합성 후 자동 배치 및 연결이 가능한 디지털 LDO에 대한 연구가 최근 활발히 진행되고 있다. 한 예로, 그림 7(b)와 같이 비교기와 디지털 제어기를 합성 가능한(Synthesizable) Verilog 코드로 설계하여 범용 디지털 설계 툴을 이용해 자동 생성이 가능한 디지털 LDO에 대한 연구가 발표된 바 있다 [12]. 각 회로를 디지털 스탠다드 셀을 이용해 구현함으로써 설계에 필요한 시간과 비용을 대폭 줄였으며 서로 다른 공정에서도 동일한 코드를 이용해 LDO를 생성 가능하므로 높은 생산성을 가지고 있다. 이러한 합성 가능한 디지털 구조는 LDO 설계에 대한 전문적인 지식이 없더라도 간편하게 생성이 가능하므로 개발 현장에서 활용도가 높을 것으로 기대된다.

[그림 7] (a) 계산형 디지털 LDO 구조도 [11] 및 (b) 합성 가능한 디지털 LDO 구조도 [12]


4. 결론

 최근 SoC에서의 높은 전력소모 및 발열 등의 문제를 해결하기 위해 효율적인 전력관리가 중요해지면서 LDO 레귤레이터 관련 연구가 활발히 진행되고 있다. 특히 디지털 LDO는 낮은 전원 전압에서의 동작과 소면적 구현, 미세공정 스케일링을 활용할 수 있다는 점에서 기존의 아날로그 LDO의 한계를 극복하고 폭 넒은 활용 범위를 가지고 있다. 또한 앞서 살펴본 바와 같이 이벤트 기반 비동기식 구조, 하이브리드 구조, 계산형 구조 등 기존 동기식 디지털 LDO 구조가 가지고 있던 단점들을 보완할 수 있는 방법에 대해서도 많은 연구가 이루어지고 있다. 이를 기반으로 디지털 LDO를 사용하는 전력관리회로와 SoC에 대한 연구 및 개발도 더욱 활발해질 것으로 기대된다.

📚참고문헌📚

[1] B. Razavi, "The Low Dropout Regulator [A Circuit for All Seasons]," IEEE Solid-State Circuits Magazine, vol. 11, no. 2, pp. 8-13, 2019.
[2] Y. Okuma et al., "0.5-V Input Digital LDO with 98.7% Current Efficiency and 2.7-µA Quiescent Current in 65nm CMOS," IEEE CICC, 2010.
[3] E. J. Fluhr et al., "The 12-Core POWER8™ Processor With 7.6 Tb/s IO Bandwidth, Integrated Voltage Regulation, and Resonant Clocking," IEEE JSSC, vol. 50, no. 1, pp. 10-23, Jan. 2015
[4] T. Singh et al., "Zen: An Energy-Efficient High-Performance x86 Core," IEEE JSSC, vol. 53, no. 1, pp. 102-114, Jan. 2018
[5]R. Muthukaruppan et al., "A Digitally Controlled Linear Regulator for Per-Core Wide-Range DVFS of Atom™ Cores in 14nm Tri-Gate CMOS Featuring Non-Linear Control, Adaptive Gain and Code Roaming," IEEE ESSCIRC, pp. 275-278, 2017.
[6] M. A. Akram, I. Hwang and S. Ha, "Architectural Advancement of Digital Low-Dropout Regulators," IEEE Access, vol. 8, pp. 137838-137855, 2020.
[7] D. Kim and M. Seok, "Fully Integrated Low-Drop-Out Regulator Based on Event-Driven PI Control," IEEE ISSCC, pp. 148-149, 2016.
[8] J.-E Park and D.-K. Jeong, “A Fully Integrated 700mA Event-Driven Digital Low-Dropout Regulator with Residue-Tracking Loop for Fine-Grained Power Management Unit,” IEEE Symp. on VLSI Circuits, pp. 231-232, 2018.
[9] X. Liu et al., "A Modular Hybrid LDO with Fast Load-Transient Response and Programmable PSRR in 14nm CMOS Featuring Dynamic Clamp Tuning and Time-Constant Compensation," IEEE ISSCC, pp. 234-236, 2019.
[10] J.-E. Park, J. Hwang, J. Oh and D.-K. Jeong, "A 0.4-to-1.2V 0.0057mm2 55fs-Transient-FoM Ring-Amplifier-Based Low-Dropout Regulator with Replica-Based PSR Enhancement," IEEE ISSCC, pp. 492-494, 2020.
[11] X. Sun, A. Boora, W. Zhang, V. R. Pamula and V. Sathe, "A 0.6-to-1.1V Computationally Regulated Digital LDO with 2.79-Cycle Mean Settling Time and Autonomous Runtime Gain Tracking in 65nm CMOS," IEEE ISSCC, pp. 230-232, 2019.
[12] J. Oh, J.-E. Park, Y.-H. Hwang and D.-K. Jeong, "480mA Output-Capacitor-Free Synthesizable Digital LDO Using CMP- Triggered Oscillator and Droop Detector with 99.99% Current Efficiency, 1.3ns Response Time, and 9.8A/mm2 Current Density," IEEE ISSCC, pp. 382-384, 2020.