| IP명 | High Speed IPs with improved performance | ||
|---|---|---|---|
| Category | Analog | Application | high-speed interface |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.0V |
| IP유형 | Hard IP | 동작속도 | 10GHz |
| 검증단계 | Silicon | 참여공정 | SS28-2401 |
| IP개요 | 본 IP에서는 총 4개의 high-speed interface IP를 설계하였다. 설계한 아이디어는 다음과 같다. 첫 번째, 향상된 MTA 알고리즘 및 fractionalspaced FFE를 적용한 PAM-4 TX를 설계하였다. 전력 소모 및 chip area에서 이점을 가지면서도 향상된 eye opening을 가지는 PAM-4 신호를 출력 가능하다. 두 번째, PAM-4 신호를 처리하는 comparator를 설계하였다. 특히, LSB 문턱 변동성이 적은 구조를 제안하여 우수한 BER을 가지는 comparator를 설계했다. 세 번째, jitter tolerance가 향상된 PAM-4 baudrate CDR을 설계했다. Shared sampler method를 적용하여, power consumption에서 이득을 가지면서도 transition density를 향상시키는 것이 가능했다. 네 번째, 주파수 포착 범위 제한 없이 동작 가능한 counter-based referenceless CDR을 설계했다. 특히 주파수 편차에 따라 FD Gain을 조절하여 lock time을 최소화하는 카운터 기반의 FD 구조를 설계하였다. |
||
- 레이아웃 사진 -
|
|||