| IP명 | A 12-GHz Fractional-N Sampling PLL With a Multi-Bit Background DTC Gain Calibration and a Reconfigurable Dual-Core VCO | ||
|---|---|---|---|
| Category | Analog | Application | 프로세서 |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 104MHz |
| 검증단계 | Silicon | 참여공정 | SS28-2401 |
| IP개요 | 본 연구는 12GHz 대역의 고성능 아날로그 샘플링 위상 고정 루프(PLL) 설계를 목표로 한다. 본 연구에서는 통합 위상 잡음(IPN) 및 fractional 스퍼 성능을 개선하기 위해 digital-to-time converter(DTC)를 기반으로 한 샘플링 PLL 구조를 사용한다. 또한 다중 비트 비교기를 사용하여 background에서 DTC의 이득을 보정하는 시스템과, 비교기와 GM 오프셋에 의한 임계 값 오차를 보정하는 시스템을 사용하여 높은 주파수 대역에서 fractional-N 아날로그 PLL의 성능을 향상시킨다. 전압 제어 발진기(VCO)를 두가지 모드 중 선택할 수 있는 듀얼 코어 VCO로 설계하여, 전력 및 지터 트레이드-오프에 추가적인 자유도를 제공한다. 시스템 시뮬레이션 상에서 PLL total rms jitter는 12GHz 출력 주파수 대역에서100fs 이내로 유지된다. 본 연구는 28nm CMOS 공정으로 설계된다. |
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- 레이아웃 사진 -
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